Micron i cadence actualitzen l'estat de la DDR5, 36% més de rendiment que DDR4

A principis d'any, Cadence i Micron van realitzar la primera demostració pública de la memòria DDR5 de la propera generació. En un esdeveniment de TSMC a principis d'aquest mes, les dues companyies van proporcionar algunes actualitzacions sobre el desenvolupament de la nova tecnologia de memòria.

Micron i Cadence parlen dels seus avenços en la memòria DDR5

La característica principal de la SDRAM DDR5 és la capacitat dels xips, no només un major rendiment i un menor consum d'energia. S'espera que DDR5 augmenti les velocitats d'E / S de 4266-6400 MT / s, amb una caiguda de voltatge de subministrament de 1.1 V i un rang de fluctuació permès de 3%. També s'espera que faci servir dos canals independents de 32/40 bits per mòdul (sense / o amb ECC). A més, DDR5 tindrà una eficiència de bus de comandament millorada, millors esquemes d'actualització i un major grup de bancs per a un rendiment addicional. Cadence arriba a dir que la funcionalitat millorada de DDR5 permetrà un ample de banda de l'món real 36% més alt en comparació amb DDR4 fins i tot a 3200 MT / s, i un cop 4800 MT / s l'ample de banda real serà un 87% més gran en comparació amb DDR4-3200. Una altra de les característiques més importants de DDR5 serà la densitat de xips monolítics més enllà de 16 Gb.

Et recomanem la lectura del nostre post sobre La sèrie Intel Core 9000 suporta fins a 128 GB de memòria RAM

Els principals fabricants de DRAM ja tenen xips DDR4 monolítics amb una capacitat de 16 Gb, però aquests dispositius no poden oferir rellotges extrems a causa de les lleis de la física. Per tant, les empreses com Micron tenen molta feina a fer en un intent per reunir altes densitats de DRAM i rendiment en l'era DDR5. En particular, a Micron el preocupa el temps de retenció variable i altres ocurrències de nivell atòmic, una vegada que les tecnologies de producció utilitzades per a la DRAM arriben als 10-12 nm. En poques paraules, mentre que l'estàndard DDR5 s'adapta a les densitats i l'acompliment de les noces, encara hi ha molta màgia per fer pels fabricants de DRAM.

Micron espera començar la producció de xips de 16 Gb utilitzant el seu procés de fabricació "sub-18nm" a finals de 2019, encara que això no significa necessàriament que les aplicacions reals que compten amb aquesta memòria estaran disponibles per a fins d'al proper any. Cadence ja ha implementat DDR5 IP (controlador + PHY) utilitzant les tecnologies de procés N7 (7 nm DUV) i N7 + (7 nm DUV + EUV) de TSMC.

Donades les avantatges clau de DDR5, no és sorprenent que Cadence pronostiqui que els servidors seran les primeres aplicacions a utilitzar el nou tipus de DRAM. Cadence creu que els SoC dels clients que utilitzen el procés N7 + la suportaran, el que essencialment vol dir que els xips haguessin arribar a el mercat en 2020.

font techpowerup